我们在这些页面中讨论了所谓的“中间堆栈”上使用的技术。这包括控制电子设备，用于控制量子比特（qubits）以及用于指导控制电子设备并执行各种功能，包括校准、误差减轻等的软件算法。我们还讨论了量子误差校正技术，它们可以采用一组具有一定物理误差率的物理量子比特，并使用它们来实现逻辑量子比特，以达到较低的逻辑误差率。这种误差校正编码的示例包括表面编码、色彩编码、低密度奇偶校验（LDPC）等等。预计在长期内，这些误差校正编码将成为量子计算机预计要处理的大型复杂问题的必要条件。
但是，当量子计算机开始使用误差校正技术时，将使中间堆栈控制解决方案变得更加复杂。这些编码基于一种过程，即对一组物理量子比特执行门操作，然后测量其中一些以创建错误综合症，通过经典分析来确定是否发生了任何错误，并根据需要反馈校正操作到量子电路，以使发生错误的量子比特被重置为有效状态。这个过程的挑战在于它需要在量子比特的相干时间内实时执行，不能对已经失去相干性的量子比特应用校正。对于超导系统，这将需要在微秒内完成此过程。对于离子阱处理器，由于其更长的相干性，时间会略长一些。
由于时间限制，用于解码错误的经典处理不能由连接到混合设置中的量子处理器的标准经典计算机执行。对于误差校正来说，延迟时间太长。因此，研究人员正在寻找专门设计为非常快速并尽可能靠近量子比特的此功能的专用电子设备。这就是Riverlane使用专用量子比特控制芯片开发的内容。Riverlane有两款用于执行此功能的设备。第一款被称为DD1，实际上是IP，以Verilog编程，可以嵌入到与控制电子设备集成的Xilinx FPGA芯片中。FPGA提供了通过加载新的Verilog代码来进行设计更改的灵活性。它还允许控制电子设备的开发人员在同一FPGA上包括其他控制电子设备功能。最多可以同时使用四个解码器核心，而Riverlane拥有能够实现旋转平面表面编码的设计，代码距离范围从3到23，同时仍保持低功耗并实现大于一兆赫兹的解码频率。
尽管使用FPGA嵌入解码器芯片的实现方式很方便，但更高效的实现方式是将逻辑嵌入专用的ASIC芯片内部。ASIC通常具有更快的逻辑、更小的芯片面积，并且在大规模使用时更便宜。但它们缺乏FPGA的灵活性，而且修改设计的非重复工程（NRE）成本非常高。Riverlane宣布的第二个设计被称为DD0A。这是一个用于展示如何在ASIC中实现解码器的测试芯片。它使用较早版本的解码器逻辑，因此尚未准备好投入生产使用。然而，Riverlane计划将其在DD1和DD0A中开发的技术结合到未来的ASIC中，预计将于2024年推出DD1A。
Riverlane表示，他们的技术将在量子误差解码器的速度、准确性、成本、硬件和功耗需求之间实现最佳平衡，可以与超导、离子阱和中性原子基础的量子处理器一起使用。他们正在与量子硬件公司合作，以帮助评估Riverlane的解码器技术，并计划在今年第四季度使用实际硬件进行测试。
Riverlane已经发布了几份更详细描述这些产品的文件。一份新闻公告可以在这里找到。描述产品和Riverlane解码器路线图的博客文章可以在这里和这里找到。DD1的网页在这里。DD1的更详细数据表可以在这里找到。关于他们的技术的技术预印本已经发布在arXiv上，可以在这里找到。
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